Založen: Jan 05, 2011 Příspěvky: 354 Bydliště: Karlovy Vary
Zaslal: čt duben 27 2017, 13:13 Předmět: Prosím pomoct s Xilinx ISE
Leta jsem používal starou verzi (cca 11něco) ve Win XP. Před pár dny jsem do Win 7 64bit nainstaloval poslední verzi 14.7, mile překvapen hezčím vzhledem a širším výběrem prvků v knihovně jsem si podle zvyku namaloval schéma vnitřního zapojení (programování přímo ve vyšších jazycích neovládám), ale pak jsem tvrdě narazil!!
Byl jsem zvyklý v menu nalevo, že si funkcí Floorplan IO mohu přiřadit pinům jednotlivé I/O signály. Bohužel zde mi ale program vždy nabídne ve výpise Design object list - I/O Pins jen tři signály (C,D,Q) bez ohledu na to, kolik a jakých jich ve schématu je.
Bádám nad tím už třetí den, ze zoufalství jsem zkusil všechno možné, ale už fakt nevím.... Prosím, kde dělám chybu, HELP PLS
Založen: Oct 30, 2010 Příspěvky: 6587 Bydliště: Praha
Zaslal: čt duben 27 2017, 15:05 Předmět:
V Altera/Quartusu je potřeba nejdřív spustit Start Analysis & Synthesis, z toho prostředí zjistí, co je použito za I/O a zpřístupní je k přiřazení. Možná to bude nějak podobně.
Založen: Oct 30, 2010 Příspěvky: 6587 Bydliště: Praha
Zaslal: čt duben 27 2017, 19:45 Předmět:
Dost možná žádnou chybu neděláš a je to nějaká chyba prostředí. Zkusil jsem lehce zagooglit a chyb s floorplan io pre synthesis se zdá být reportováno dosti. Zkus si najít třeba na youtube nějaký tutorial, pokud najdeš něco, co by pasovalo na tvůj postup a podívej se, jak autor realizuje řešení. Ono to nějak půjde, ale jde o to přijít na to, jak
Co takhle sem dát celý projekt, nebo aspoň kompletní výpis ze syntézy?
Je možné, že se zoptimalizovala pryč většina logiky a zbyly jen tři signály. _________________ ________________________________
"Představte si to ticho, kdyby lidé říkali jen to, co vědí." K.Čapek
Založen: Jan 05, 2011 Příspěvky: 354 Bydliště: Karlovy Vary
Zaslal: pá duben 28 2017, 7:28 Předmět:
Tak to vypadá na chybu systému, dokud jsou na schématu jen hradla, funguje to, jakmile přidám jakýkoliv flip-flop, nejde to
Zrovna tak to nefunguje s jakýmkoliv čítačem. Připadá mi, že má ISE nějaký problém s prvky, co mají hodinový vstup..
Což ovšem dělá z Xilinx ISE program úplně k ničemu, ach jo
Zrovna koukám, že na netu se řeší stejný problém už několik let, Xilinx sliboval nápravu od dalšího vydání, ale nakonec se na to vybodli. Paráda začnu přemýšlet o CPLD od jiného výrobce (asi).
Založen: Jan 12, 2009 Příspěvky: 7086 Bydliště: Plzeňsko
Zaslal: pá duben 28 2017, 21:10 Předmět:
Někdy není od věci začít přemýšlet o nějakém tom HLD jazyku... _________________ Sháním hasičák s CO2 "sněhový", raději funkční.
(Nemusí mít platnou revizi.)
(Celkově budu raději, když se to obejde bez papírů.)
XC95 CPLD (bez XL na konci) se už pěkných pár let nevyrábí, stejně tak vývoj ISE byl ukončen už před cca 4mi lety (což ale neznamená, že prostředí nefunguje). Návrh pomocí schématu je rarita, kterou dnes člověk potká snad už jen ve zastaralé literatuře - opravdu by nebylo od věci se naučit verilog nebo VHDL - zrovna PISO jsou tři řádky kódu.
Veškerá sekvenční i kombinatorická logika v CPLD by měla být synchronní na hlavní hodiny (mají určené vstupy na vybraných pinech), sám sem se na tomhle několikrát vydrbal. Bohužel jakým způsobem správně zanést ve schématu netuším. Nepotřebuje náhodou explicitně IBUFG na hodinách, IBUF na vstupních signálech a OBUF na výstupních? Běžně si I/O buffery přidává automaticky, ale někdy to hapruje - obzvlášť u hodin.
Samozřejmě pokud je to od vstupu k výstupu jen kombinatorika, je to jedno - v momentě kdy ale výstup daného výrazu prochází přes registr, zadělává si člověk na velké problémy s hazardními stavy.
Matně si pamatuju, že výstupní registr byl při zápisu ve verilogu pro každou makrocelu implicitní a pokud nebyly všechny výrazy zapsány pod hlavním syncrhonním blokem na hodiny, výstupy haprovaly. S CPLD už jsem ale dobré dva roky nedělal, takže za to ruku o ohně nedám.
Prolezeno letmo, vypadá to že výstupní registr makrocely je přemostitelný muxem - tak si nejsem jistý, jak to vlastně bylo. _________________ ________________________________
"Představte si to ticho, kdyby lidé říkali jen to, co vědí." K.Čapek
No když to jde přes registr, už to není kombinační logika. A protože CPLD umí kombinační logiku, tak musí jít výstupní registr makrobuňky vyřadit. A ani sekvenční logika nemusí být synchronní na globální hodiny, to by neměly makrobuňky možnost brát jako hodiny product term.
Nemůžete odesílat nové téma do tohoto fóra. Nemůžete odpovídat na témata v tomto fóru. Nemůžete upravovat své příspěvky v tomto fóru. Nemůžete mazat své příspěvky v tomto fóru. Nemůžete hlasovat v tomto fóru. Nemůžete připojovat soubory k příspěvkům Můžete stahovat a prohlížet přiložené soubory
Informace na portálu Elektro bastlírny jsou prezentovány za účelem vzdělání čtenářů a rozšíření zájmu o elektroniku. Autoři článků na serveru neberou žádnou zodpovědnost za škody vzniklé těmito zapojeními. Rovněž neberou žádnou odpovědnost za případnou újmu na zdraví vzniklou úrazem elektrickým proudem. Autoři a správci těchto stránek nepřejímají záruku za správnost zveřejněných materiálů. Předkládané informace a zapojení jsou zveřejněny bez ohledu na případné patenty třetích osob. Nároky na odškodnění na základě změn, chyb nebo vynechání jsou zásadně vyloučeny. Všechny registrované nebo jiné obchodní známky zde použité jsou majetkem jejich vlastníků. Uvedením nejsou zpochybněna z toho vyplývající vlastnická práva. Použití konstrukcí v rozporu se zákonem je přísně zakázáno. Vzhledem k tomu, že původ předkládaných materiálů nelze žádným způsobem dohledat, nelze je použít pro komerční účely! Tento nekomerční server nemá z uvedených zapojení či konstrukcí žádný zisk. Nezodpovídáme za pravost předkládaných materiálů třetími osobami a jejich původ. V případě, že zjistíte porušení autorského práva či jiné nesrovnalosti, kontaktujte administrátory na diskuzním fóru EB.
FAQ
Hledat
Uživatelské skupiny
Profil
Soukromé zprávy
Přihlášení
